在半导体产业高速发展的当下,集成电路(IC)设计复杂度呈指数级增长,作为核心环节的布局布线直接决定芯片的性能、功耗、面积(PPA)及上市进程。安富利电子科技(深圳)有限公司资深客户经理李春雷先生,凭借二十余年行业积淀,主导研发的“集成电路自动化布局布线智能平台”,正以智能化变革重塑传统设计流程。日前,笔者就该平台的技术创新与行业价值对其进行了深度专访。

图为李春雷先生

作者:李经理您好,当前半导体产业发展迅速,IC设计复杂度不断提升,是什么样的行业背景和痛点促使您和团队研发“集成电路自动化布局布线智能平台”?

李春雷:随着芯片晶体管规模迈向亿门级,传统布局布线流程确实面临诸多挑战。现在市场要求产品迭代周期压缩至半年以内,但传统EDA工具依赖大量人工调优,一次完整迭代往往需要2～3周,严重滞后于市场需求。更关键的是,16nm以下工艺节点面临的信号完整性问题,让设计师在时序、功耗、面积的平衡上举步维艰,常常陷入“优化悖论”——提升性能可能导致功耗超标,压缩面积又引发时序违规。

这些痛点背后是行业创新效率的隐性损耗。比如某Fabless企业曾因布局阶段的电源网络优化耗时过长,导致流片时间推迟三个月,直接错失5G基带芯片的市场窗口。安富利的使命是帮助创新者将创意转化为产品,我们意识到必须通过智能化手段突破传统流程的瓶颈,让设计师从重复性劳动中解放出来。

作者:这款平台如何体现专业性和前瞻性?核心技术特点有哪些?

李春雷:我们的平台核心是“AI驱动的全流程智能化重构”,区别于传统EDA工具的局部优化,构建了从预分析到迭代验证的闭环智能系统。我们首先建立了包含10万+设计案例的知识库,通过迁移学习让AI模型具备架构级预判能力。以28nm汽车电子芯片为例,平台能在30分钟内完成传统流程需要2天的拥塞预测,并生成5种分区规划方案供设计师选择。

在布局布线核心环节,布局阶段的智能单元放置算法通过多目标帕累托优化,可在时序、功耗、布线资源之间找到最优解集,相比人工调优效率提升40%以上。布线阶段的多层自动布线引擎,集成了基于强化学习的串扰规避算法,在7nm工艺下可将信号延迟波动控制在5%以内,这是传统规则驱动工具难以企及的精度。

更重要的是平台的自我进化能力,每次设计迭代产生的10GB级数据会经过降噪处理进入训练集,目前模型参数已更新至第27版。某AI芯片客户使用平台后,后端设计周期从12周缩短至6周,PPA指标平均提升15%。此外,平台采用的可扩展架构已完成对3D IC和Chiplet封装的技术适配,为先进封装时代的设计挑战做好了准备。

作者:展望未来,您认为该平台会为IC设计行业带来哪些深远影响?未来有哪些发展规划?

李春雷:平台的推广应用至少会在几方面带来积极影响:首先是设计效率的飞跃,中小型企业可借助平台云化部署,以传统1/3的成本启动千万门级芯片设计;其次是创新门槛的降低,智能系统将资深专家的经验转化为算法参数,让初级设计师也能完成复杂优化;更深远的影响是推动EDA产业的范式转变,我们正在与合作伙伴构建协同设计生态,让工艺参数实时反哺设计优化,这种设计制造协同(DFM)的深度融合,有望将流片良率提升2～3个百分点。

关于未来规划,我们团队正在攻关两大方向:一是开发基于联邦学习的隐私计算模块,解决企业数据共享顾虑;二是构建行业标准的智能设计指标体系。我们希望三年内实现80%的后端设计流程自动化,让设计师的核心工作回归架构创新,这不仅是技术升级,更是对集成电路设计范式的重新定义。

作者:感谢您的分享,最后能否请您用一句话概括平台对行业的意义?

李春雷:当摩尔定律进入后半场,智能化将成为延续“硅基文明”的新引擎。我们的平台不仅是工具创新,更是在搭建一座桥梁——连接创意与实现,连接现在与未来。随着AI与EDA的深度融合,集成电路设计正在迎来属于智能化的黄金时代。

通过与李春雷先生的深入交流,我们不仅看到了“集成电路自动化布局布线智能平台”作为一项技术创新的巨大潜力,更感受到了他作为一名资深行业专家所具备的深厚的专业素养、敏锐的行业洞察力以及着眼未来的战略远见。在安富利“协助创新者将好创意变为好产品”的核心理念的指引下,李春雷先生及其团队的努力,无疑为集成电路设计领域注入了新的智慧与动力,并将引领行业迈向更高效、更智能的未来。(钱刚毅)